一、数字复接系统中数据通信软件的设计（论文文献综述）
梁青青,马超,张志文[1]（2019）在《多惯组脉冲数据采集系统设计》文中研究表明针对多惯导测试系统的测试要求,设计了一种以数字复接为理论基础、以FPGA和USB3.0为硬件基础的多惯组脉冲数据采集方案。通过FPGA内部搭建的脉冲计数模块对8个惯组产品的96路脉冲数据进行同步接收与计数,对惯导组件输出信号每5ms采集一次。并利用数字复接原理将96路脉冲计数值合成为一路数据,通过USB3.0数据总线将合路数据上传到上位机中进行分接处理。系统实现了96路高速脉冲数据的实时同步采集,脉冲频率最高可达5 MHz,改善了采集系统的可靠性与稳定性,提高了惯组测试效率。
胡鹏[2]（2019）在《多通道CAN数据采集在惯导测试中的实现》文中研究指明在惯导产品的标定与验收中,如何提高设备利用率,降低测试成本,是亟待解决的问题之一。然而,目前市场上的CAN接口数据采集装置最多只能同时采集八个通道的数据。因此,为了进一步提高惯导测试效率,减少产品开发周期,本文设计了一种高效、便携的24通道CAN数据采集装置。本文针对传统的数字复接中的FCFS算法调度效率不高,仅考虑任务等待时间,忽略任务执行时间,易导致任务超出截止期。本文对任务的剩余价值密度及执行紧迫性进行研究,设计了一种新型的动态优先级分配策略（DPA）;并在该策略的基础上提出了 DRTP任务调度算法。DRTP算法分析了任务调度过程中的系统颠簸现象,并设定了抢占门限,有效避免了系统颠簸。试验结果表明,相较于几种经典算法,DRTP算法可以明显提高系统价值收益,并显着减少抢占次数、降低截止期错失率。锥于FPGA的硬件平台,设计了 CAN数据接收模块、数椐校验模块、基于DRTP算法的数字复接模块、USB数据传输控制模块,通过这些模块的协同工作将24路CAN接口数据复接为一路高速数据帧,再通过USB3.0接口芯片将合路高速数据帧上传到上位机存储和显示。其中FPGA中各模块通过VerilogHDL语言描述,USB接口芯片中运行C语言设计的SlaveFIFO模式的固件程序,上位机使用C#语言编写了基于共享内存模式的多进程惯导测试程序,在惯导产品测试中可长时间稳定运行。为了验证所设计系统的性能,论文中搭建了实验测试平台,测试了各组成部分的基本功能。其中,为了验证数据采集系统性能,在FPGA中设计了一个m序列发生器,并在上位机中设计了一个误码率测试程序,通过数据采集与对比,并对结果进行分析,表明本系统的误码率达到了 10-10,满足多通道惯导测试要求。本文设计的多通道CAN数据采集装置,实现了多通道CAN数据的采集,并且具有高稳定性和便携性的特点。可以显着的提高惯导测试效率,降低测试成本。
赵靖远[3]（2019）在《散射组网中准同步技术的研究及应用》文中指出由于对传输速率和传输效率的要求越来越高,所以在散射通信中,为了增加传输容量,提高传输效率,需要利用数字复接技术将多个低速数字信号合并成为一个高速数字信号。数字复分接系统按照各支路数字信号输入复接器时的时钟与本地时钟差异的大小分为同步复接、准同步复接和异步复接,其中的准同步复接具有效率高且传输时延较短的特点。题目中的准同步技术即为在准同步复接中的码速调整和时钟恢复技术,而码速调整的原理简单且容易实现,所以本文的研究重点是准同步技术中的时钟恢复方法。因为散射通信的单跳跨距远、可靠信道随处可得,及其抗干扰、抗截获和抗毁性好的特点,所以即使在卫星通信和光纤通信越来越普及的今天仍然在通信领域中占有一席之地,但是在长距离多跳、多节点的散射组网的发展中,由于采用准同步复接时会出现一定程度的定时误差累积,若不对准同步复接器的定时误差进行精细控制,在散射链路中继跳数较多时就会出现时钟漂移和抖动的问题,使得最终恢复出的支路时钟抖动超出标准,严重时会使缓冲区溢出造成溢出误码。所以本文提出一种双环时钟恢复方法应用于准同步技术,能够有效解决多跳散射通信中时钟抖动累积的问题。本文在阅读了大量相关文献的基础上,对传统的准同步技术在散射通信中的应用进行了理论分析和仿真实现,认为最主要的问题在于定时误差精度较低以致于产生时钟漂移而无法在多跳散射组网中应用,进而对传统的时钟恢复方法进行了相关的改进。本研究的工作主要是以下几部分:首先对现有的时钟恢复方法进行了研究,针对其缺陷提出改进;随后对提出的新时钟恢复方法与传统时钟方法进行matlab仿真,得出直观的对比结果,然后进行双环时钟恢复方法在散射信道中的模拟仿真,再利用OPNET仿真工具模拟多跳散射网络的情况,测试散射信道中经过10跳中继通信时,最终恢复的时钟的抖动性能;最后将本文提出的双环时钟恢复方法用于准同步复分接系统进行实际应用,包括了对系统的整体设计和FPGA软件设计,并通过modelsim平台进行波形仿真和验证,以及对准同步复接设备的实际测试,得出使用该算法和未使用该算法时的时钟波形对比。
夏为丙[4]（2018）在《惯导测试系统多串口高速并行传输装置的研究》文中提出随着惯导技术的发展,在对惯性测量单元标定和验收的测试过程中产生的数据量大量增加,对数据传输装置的高效性和稳定性提出了更高的要求。然而,传统的数据传输装置在高波特率和大数据量下会出现丢帧的情况。因此,研究一种稳定,高效的新型数据传输装置具有重要的现实意义。本文研究惯导测试中的多串口高速并行数据传输装置,该装置主要用于接收8路惯性测量单元输出的RS422串口数据。分析了多路串口数据接收方案,在此基础上对此装置的软硬件设计进行了深入的研究,提出了以数字复接为基础的多路数据接收方案。分别基于FPGA设计了高速串口接收模块、数字复接模块、USB数据转发模块等,特别给出了基于FPGA的数字复接建模方案和详细设计说明。数据上传采用USB3.0技术,设计了USB接口控制芯片的固件程序,并在上位机设计配套软件实现惯导测试的数据接收以及测试流程。此外,对本系统进行误码建模,并通过对误码模型详细的分析提出了误码检测的方案,在FPGA中设计m序列发生器,测试整个系统的误码率。同时,针对所设计的软硬件系统,搭建了测试环境,对基本的功能进行测试。实验证明,本文所设计的多路串口高速并行传输装置在8路惯性测量单元数据同时传输的情况下,可以实现921600bps接收280Bytes/10ms的数据,并且同时进行数据上传解析。通过误码率测试,本系统能达到10-10的误码水平,达到了惯导测试的指标要求。本文研究的惯导测试多串口高速并行传输装置,实现了高速率,高稳定性和高灵活性。可以应用于目前的各种惯导测试系统中。
秦浩[5]（2014）在《电力线载波通信系统中复接器的设计与实现》文中认为现代电网建设的快速发展，电力线载波通信扮演着非常重要的角色。作为电力系统的关键通信技术手段，不同厂商和用户对系统性能要求的不断提高再加上其他通信技术的竞争，因此必须要采用新技术来解决这些实际问题。本文结合已实现的基于DSP与FPGA的全数字电力线载波机，提出一种多路电力线载波通信系统解决方案，进而提出一种基于FPGA的多路复接器的设计实现方案。文章首先分析了典型数字复接系统构造及其实现方法，接着研究了复接器中的核心技术原理。其次，着重讨论了复接系统的硬件设计方案，采用模块的思想对主要结构单元的电路设计以及调试方案进行了分析与研究。本文设计的语音数据复接器主要用于在电力线载波机传输话音与远动数据。在借鉴已实现的模块电路的基础上，增加了以太网传输接口等功能，更能满足实际电力工程的需要。
李洪波[6]（2012）在《数字复接器及电力载波机的设计与实现》文中研究指明电力线载波通信（PLC）是电力系统特有而不可或缺的通信手段，而且由于其经济和可靠的特点，使它在电力通信系统中占有重要的地位。然而，随着电力系统对通信质量的要求不断提高和其他通信技术的竞争，传统的模拟电力线载波通信设备已无法满足实际需要。因此现有的电力线载波系统急需技术更新。为此，本文设计了数字化电力线载波通信系统和数字复接器。本文设计的硬件平台以高性能的TMS320C6416T DSP作为主处理器，FPGA作为协处理器和控制器，使数字化电力线载波机代替传统的模拟设备。本文中采用Weaver法和IWA法作为单边带（SSB）调制解调算法，克服了载波同步和相位偏差的影响。本文中还研究和实现了E/M信令的传输、压扩器和限幅器的关键技术。文中还研究了V.34建议的高比特率数据传输技术。多路数字复接器的设计采用V.34建议的高速Modem技术，使得系统在不增加带宽的情况下可传输多路语音信号和远动数据，并且传输速率最高可达33.6kbps。
马守兴[7]（2011）在《多速率无损伤切换数字复分接器的设计与实现》文中提出数字复分接器是数字通信系统中重要的组成部分,它完成业务信息、对端告警码、勤务信息等的复接和分接。工程实践中,为了提高通信系统的可靠性,通常采用热备份传输方式,这要求复分接器具有无损伤切换功能。本文首先介绍了数字复接的基本原理,并对所涉及的技术作了深入地分析,包括帧同步技术、帧结构设计、交织与纠错、网勤务以及无损伤切换技术等；然后,结合工程应用,给出了复分接器的详细方案设计,重点阐述了无损伤切换技术的实现方法,同时给出了多速率帧结构设计、交织与纠错、网勤务和串口扩展功能的设计与实现。此外还详细阐述了微波中继通信系统中的网勤务、网管及对控信道的设计和实现,阐述了中继接口、业务接口、信道检测功能的设计和实现。最后,对系统性能进行了测试,并分析了测试结果。该数字复分接器以现场可编程逻辑门阵列FPGA为核心器件,通过硬件描述语言编程实现,体积小,集成度高,易于功能扩展,在微波中继通信中,具有广泛的应用前景。
祝媛[8]（2010）在《基于FPGA的E1/E2准同步数字复接技术的研究》文中提出数字复接就是依据时分复用原理完成数码合并的一种技术。在数字通信网中,数字复接不仅仅是与信源编码、数字传输、数字交换相并列的专门技术,而且还是网同步中的帧调整、线路集中器中的线路复用及数字交换中的时分接续等技术的基础。近年来,随着用户需求的变化和传输技术的发展,光通信领域的准同步数字系列（Plesiochronous Digital Hierarchy,简称PDH）正逐渐被同步数字系列（Synchronous Digital Hierarchy,简称SDH）所取代,但是PDH因其容量适中,配置灵活,成本低廉和功能齐全,可针对客户不同需要设计不同的方案,在某些特定的接入场合（例如对传输容量需求不大）仍具有一定优势。论文对准同步数字复接和分接关键技术进行了深入的研究,根据现实需要,设计了一个四路E1（欧洲的30路脉冲编码调制,或称基群,速率2.048Mbps）／E2（二次群,速率8.448Mbps）准同步数字复接系统的FPGA方案,其主要功能可由单片FPGA实现,该解决方案在集成度、功耗、成本以及灵活性等方面都具有明显的优势。本文首先简要概述了数字复接技术的发展现状,以及现场可编程门阵列FPGA在通信领域的应用优势。基于数字复接的原理,并根据设计目标,确立了适合本课题的准同步数字复接系统方案。其次,详细描述了系统复接端和分接端各单元电路,包括HDB3编／译码,正码速调整／恢复,位同步、帧同步信号提取,E1／E2信号复接和分接的设计思想及实现方法。重点介绍了作为准同步复接核心部分的正码速调整／恢复模块,对该模块运用Gray码（格雷码）技术进行了优化,解决了FIFO在读写异域时钟下指针传递与比较的难题。在QuartusⅡ集成开发环境下,按照自顶向下的设计原则,完成了系统各单元电路的VerilogHDL语言编写、功能仿真、综合、布局布线、时序仿真等。最后,在各部分功能分别实现的基础上,对E1／E2准同步数字复接系统的核心模块进行了波形的观察与调试,达到了预期的效果。
张秀峰[9]（2009）在《基于FPGA的数字复接技术的研究》文中研究表明随着现代数字通信技术的发展,对数据传输速率和带宽的要求越来越高。为了扩大传输容量和提高传输效率,在基带传输系统中,经常依据时分复用原理,通过数字复接与分接（统称为数字复接技术）来实现不同速率等级数据码流的合并与分离,以便更合理地利用高容量的信道进行传输。数字复接技术被越来越广泛地应用在光纤通信、数字微波通信及数字程控交换等技术领域中。数字复接技术已经形成了通用的标准和体制,主要是准同步数字体系（PDH）和同步数字体系（SDH）。从长远来看,SDH将会取代PDH。但由于PDH复接系统信道利用率高,设备简单,在一些小规模、小容量的通信网中,仍具有广泛的市场和应用价值。早期PDH复接许多部分采用模拟电路,有很大局限性。因此研究如何用现场可编程门阵列FPGA（Field Programmable Gate Array）实现PDH复接电路全部数字化有着重要的意义。本文通过对数字复接技术理论的研究,设计了一种基于FPGA的同步数字复接系统。其主要功能是在复接端将四个支路的同步数字信号合为一路合路信号,在分接端将此合路信号恢复成原来的四路信号,系统功能由FPGA芯片实现。全文具体包括以下主要内容：首先,介绍了数字通信体制、数字复接原理以及同步技术的相关知识,确立了本系统复接／分接方案的实现方式。其次,利用FPGA对四路同步数字复接系统进行了分析和设计,主要包括五个模块：HDB3（High Density Bipolar）编／译码、位同步时钟信号提取、帧同步信号提取、复接系统和分接系统。文中详细介绍了各模块的设计思路,并对位同步和帧同步电路的主要性能指标进行了优化。系统的设计采用原理图输入和VHDL硬件描述语言编程结合的方式实现,并给出了在QuartusⅡ中进行开发和仿真的结果。最后,进行了系统调试,给出了系统的下载和配置过程,对设计中出现的问题进行了分析。本文所设计的数字复接系统,内部集成了许多模块,主要功能可由单片FPGA芯片实现,并且具有较强的扩展能力和良好的移植性。本文的设计成果可用于数字光端机芯片或片上系统等设计中,对数字复接相关的设计有一定的参考价值。
史伟光[10]（2008）在《基于FPGA的同步数字复接系统的设计》文中进行了进一步梳理数字复接技术是数字通信网的一项重要技术,能够将若干路低速信号合并为一路高速信号,进而提高传输效率。应用可编程逻辑门阵列（FPGA）芯片实现复接系统便于修改电路结构,增强设计的灵活性,并且节约了系统资源。本文基于FPGA的同步数字复接系统的设计与建模,首先介绍了EDA技术及其发展,然后对数字复接技术的基木原理进行说明,采用自顶向下的数字系统建模思路,提出了基于FPGA的同步数字复接系统的设计方法,详细介绍了同步数字复接器和同步数字分接器各组成模块的设计过程及具体功能,并阐述其设计思想,重点分析了数字分接模块中帧同步电路和锁相环提取位同步电路的实现方法,给出了在Quartus II环境下的仿真结果,并对仿真波形进行分析说明。本文设计的数字复接系统的主要功能是在复接端将四个支路的25Mbps数据通过正码速调整技术,将其合路成一路100 Mbps的高速数据流,在分接端又将此高速数据流恢复成原来的四路25Mbps的数据。整个系统的功能在EDA技术开发平台上均调试通过,具有较高的实用性和可靠性。
二、数字复接系统中数据通信软件的设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、数字复接系统中数据通信软件的设计（论文提纲范文）
（1）多惯组脉冲数据采集系统设计（论文提纲范文）
| 0 引言 |
| 1 整体系统方案 |
| 2 FPGA电路设计 |
| 2.1 脉冲计数模块设计 |
| 2.2 多路数据数字复接器设计 |
| 2.3 FPGA与USB3.0芯片数据传输[14] |
| 3 基于C#的上位机数据接收软件设计 |
| 4 系统硬件实现 |
| 5 结论 |
（2）多通道CAN数据采集在惯导测试中的实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 惯导测试系统概况 |
| 1.1.1 惯导测试系统 |
| 1.1.2 控制器局域网 |
| 1.1.3 多通道CAN数据采集的实现 |
| 1.2 多通道CAN数据采集技术研究现状 |
| 1.3 论文研究的意义 |
| 1.4 论文研究的主要内容 |
| 1.5 论文结构安排 |
| 2 多通道CAN数据采集整体设计 |
| 2.1 惯导测试系统组成 |
| 2.2 性能要求及主要技术指标 |
| 2.3 系统整体架构设计 |
| 2.4 本章小结 |
| 3 多通道CAN数据采集关键技术研究 |
| 3.1 数字复接技术 |
| 3.1.1 数字复接原理 |
| 3.1.2 数字复接中的FCFS调度 |
| 3.2 动态优先级任务调度算法研究 |
| 3.2.2 动态优先级分配策略设计 |
| 3.2.3 任务模型 |
| 3.2.4 任务优先级分配 |
| 3.2.5 动态抢占调度算法DRTP |
| 3.2.6 仿真实验 |
| 3.3 校验方案设计 |
| 3.3.1 检验码方案选择 |
| 3.3.2 CRC校验的改进 |
| 3.4 本章小结 |
| 4 多通道CAN数据采集硬件设计 |
| 4.1 硬件总体设计 |
| 4.2 CAN模块设计 |
| 4.3 CAN数据收发的FPGA实现 |
| 4.3.1 MCP2515初始化模块设计 |
| 4.3.2 MCP2515数据发送模块设计 |
| 4.3.3 MCP2515数据接收模块设计 |
| 4.4 CRC校验的FPGA实现 |
| 4.5 基于DRTP算法的数字复接单元设计 |
| 4.5.1 时钟系统及帧同步码设计 |
| 4.5.2 码率调整模块设计 |
| 4.5.3 DRTP算法模块 |
| 4.5.4 数字复接逻辑控制的FPGA实现 |
| 4.6 USB数据转发逻辑控制的FPGA实现 |
| 4.7 本章小结 |
| 5 多通道CAN数据采集软件设计 |
| 5.1 多进程C#上位机软件总体设计 |
| 5.2 共享内存与进程同步的实现 |
| 5.3 USB数据接收进程设计 |
| 5.3.1 USB数据接收 |
| 5.3.2 数据分接及校验 |
| 5.4 惯导测试应用程序设计 |
| 5.4.1 人机界面程序整体框图 |
| 5.4.2 惯导测试流程控制程序 |
| 5.5 NiosⅡ程序设计 |
| 5.6 本章小结 |
| 6 系统测试与误码分析 |
| 6.1 试验平台的搭建 |
| 6.2 系统下位机硬件测试 |
| 6.2.1 多通道CAN数据采集装置的硬件组成 |
| 6.2.2 CAN数据源测试 |
| 6.2.3 数字复接及USB上传测试 |
| 6.3 系统误码测试及误码率分析 |
| 6.3.1 误码率基本原理 |
| 6.3.2 m序列发生器模块设计 |
| 6.3.3 误码检测程序设计 |
| 6.3.4 测试数据时长确定 |
| 6.3.5 误码测试结果 |
| 6.4 系统整体测试 |
| 6.4.1 惯导测试软件整体测试 |
| 6.4.2 装置性能比较 |
| 6.5 本章小结 |
| 7 结论 |
| 7.1 总结 |
| 7.2 结论 |
| 7.3 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文 |
| 致谢 |
（3）散射组网中准同步技术的研究及应用（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 研究现状 |
| 1.3 本文的主要工作 |
| 1.4 本文的内容安排 |
| 第二章 散射信道中的准同步技术 |
| 2.1 散射信道特性 |
| 2.1.1 传输损耗大 |
| 2.1.2 快衰落 |
| 2.1.3 慢衰落 |
| 2.2 准同步复分接 |
| 2.3 准同步技术 |
| 2.4 时钟恢复技术 |
| 2.4.1 锁相环的基本原理 |
| 2.4.2 传统时钟恢复方法 |
| 2.5 本章小结 |
| 第三章 双环时钟恢复方法及其仿真 |
| 3.1 双环时钟恢复方法 |
| 3.2 数字锁相环设计 |
| 3.3 超窄带锁相环设计 |
| 3.3.1 选取超窄带锁相环的原因 |
| 3.3.2 噪声带宽公式推导 |
| 3.3.3 环路滤波器参数设计 |
| 3.4 MATLAB仿真 |
| 3.5 信道仿真 |
| 3.6 网络仿真 |
| 3.6.1 OPNET工具 |
| 3.6.2 模型建立 |
| 3.6.3 时钟抖动分析 |
| 3.7 本章小结 |
| 第四章 准同步技术的设计与应用 |
| 4.1 硬件设计 |
| 4.1.1 系统结构 |
| 4.1.2 核心处理板 |
| 4.2 FPGA软件设计 |
| 4.2.1 复接顶层模块mux |
| 4.2.2 分接顶层模块demux |
| 4.3 设备组成 |
| 4.4 设备测试 |
| 4.4.1 误码测试 |
| 4.4.2 恢复时钟的波形测试 |
| 4.4.3 测试结果及分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文总结 |
| 5.2 对未来工作的展望 |
| 参考文献 |
| 致谢 |
| 在学期间发表的学术论文及取得的研究成果 |
（4）惯导测试系统多串口高速并行传输装置的研究（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 惯导测试系统概述 |
| 1.1.1 惯性导航测试系统 |
| 1.1.2 惯导标定技术 |
| 1.1.3 多路串口数据传输装置 |
| 1.2 国内外研究现状 |
| 1.3 论文研究的意义 |
| 1.4 论文研究的主要内容 |
| 1.5 论文结构安排 |
| 2 系统设计方案及原理 |
| 2.1 系统总体设计 |
| 2.1.1 设计需求分析 |
| 2.1.2 系统总体架构设计 |
| 2.2 数字复接基本理论 |
| 2.2.1 数字复接原理 |
| 2.2.2 数字复接的方式 |
| 2.2.3 数字复接的方法 |
| 2.3 误码率测试基本原理 |
| 2.3.1 误码统计模型 |
| 2.3.2 误码率测试时长的计算 |
| 2.3.3 伪随机序列的原理及特点 |
| 2.4 惯导标定原理 |
| 2.5 本章小结 |
| 3 系统硬件设计 |
| 3.1 高速串口数据接收模块设计 |
| 3.1.1 起始位检测单元 |
| 3.1.2 波特率时钟发生单元 |
| 3.1.3 数据采样单元 |
| 3.2 数字复接的FPGA建模与实现 |
| 3.2.1 数字复接器总体结构设计 |
| 3.2.2 时钟系统及帧同步码设计 |
| 3.2.3 码率调整模块设计 |
| 3.2.4 复接逻辑控制单元设计 |
| 3.3 m序列发生器模块设计 |
| 3.4 基于SlaveFIFO的USB数据转发 |
| 3.4.1 USB3.0概述及CYUSB3014简介 |
| 3.4.2 基于SlaveFIFO的USB数据转发 |
| 3.5 本章小结 |
| 4 系统软件设计 |
| 4.1 USB固件设计 |
| 4.1.1 CYUSB3014固件介绍 |
| 4.1.2 合路数据上传的固件实现 |
| 4.1.3 配置指令及数据下传的固件实现 |
| 4.2 多进程C#上位机总体设计 |
| 4.3 共享内存和进程同步技术及实现 |
| 4.4 USB数据接收进程设计 |
| 4.4.1 USB合路数据包接收 |
| 4.4.2 数据分接 |
| 4.5 惯导测试人机界面应用程序 |
| 4.5.1 应用程序整体框图 |
| 4.5.2 惯导测试流程设计 |
| 4.6 误码检测程序设计 |
| 4.7 惯导标定应用程序 |
| 4.8 指令下传程序设计 |
| 4.8.1 NoisII与Qsys简介 |
| 4.8.2 基于Qsys的串口指令接收与数据发送 |
| 4.9 本章小结 |
| 5 系统测试与误码分析 |
| 5.1 测试平台的搭建 |
| 5.2 系统下位机硬件测试 |
| 5.2.1 多串口高速并行传输装置的硬件组成 |
| 5.2.2 RS422串口接收测试 |
| 5.2.3 数字复接及USB上传测试 |
| 5.3 系统误码测试及误码率分析 |
| 5.3.1 测试数据规模确定 |
| 5.3.2 误码测试结果 |
| 5.4 软件整体测试 |
| 5.4.1 惯导测试软件整体测试 |
| 5.4.2 系统实际应用 |
| 5.5 本章小结 |
| 6 结论 |
| 6.1 总结 |
| 6.2 结论 |
| 6.3 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文 |
| 致谢 |
（5）电力线载波通信系统中复接器的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 电力线载波通信系统的现状与发展 |
| 1.3 电力线载波通信系统原理 |
| 1.3.1 电力线载波通信基本原理 |
| 1.3.2 电力线载波通信的多路复接原理 |
| 1.4 本文的主要研究内容 |
| 第二章 数字复接技术原理 |
| 2.1 数字复接系统的组成 |
| 2.2 数字复接系统的标准 |
| 2.3 数字复接方法 |
| 2.4 数字复接系统的实现方法 |
| 第三章 多路电力线载波通信系统解决方案 |
| 3.1 多路电力线载波通信系统结构 |
| 3.2 多路电力线载波通信系统的关键技术 |
| 3.2.1 数字时分复接技术 |
| 3.2.2 语音压缩编解码技术 |
| 3.2.3 本地数字交换技术 |
| 3.2.4 V.34 Modem 技术 |
| 3.3 多路复分接器的总体设计方案 |
| 3.3.1 系统硬件构架 |
| 3.3.2 基于 FPGA 的系统设计 |
| 3.3.3 接口类型及性能要求 |
| 第四章 多路复接器的硬件设计与实现 |
| 4.1 多路复接器的硬件平台 |
| 4.2 主处理器模块单元 |
| 4.2.1 主处理器模块的芯片介绍 |
| 4.2.2 主处理器模块功能设计 |
| 4.3 语音接口单元 |
| 4.3.1 FXO 接口的设计 |
| 4.3.2 FXS 接口的设计 |
| 4.4 以太网接口单元 |
| 4.4.1 芯片简介 |
| 4.4.2 W3150A+管脚配置 |
| 4.4.3 以太网接口电路设计 |
| 4.5 语音压缩编解码单元 |
| 4.5.1 AMBE-2000TM 的压缩及解压原理 |
| 4.5.2 AMBE-2000TM 的管脚及参数配置 |
| 4.5.3 AMBE-2000TM 接口电路设计 |
| 4.6 基于 CX06833 的 V.34Modem |
| 4.6.1 调制解调器的基本概念 |
| 4.6.2 V.34 Modem 设计 |
| 4.6.3 电话线接口的设计 |
| 4.6.4 V.34 Modem 与 DTE 接口的设计 |
| 4.6.5 V.34Modem 的初始化与配置 |
| 4.6.6 使用超级终端对 Modem 进行配置与调试 |
| 4.7 远动低速 Modem 模块 |
| 结束语 |
| 致谢 |
| 参考文献 |
| 作者在攻读硕士期间完成的工作 |
（6）数字复接器及电力载波机的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 电力载波通信技术概述 |
| 1.2 电力载波通信的发展及现状 |
| 1.3 电力载波通信原理 |
| 1.4 电力载波用多路数字复接技术 |
| 第二章 电力载波系统关键技术研究 |
| 2.1 两种常见单边带算法 |
| 2.1.1 经典滤波法 |
| 2.1.2 基于 Hilbert 法的单边带调制法 |
| 2.2 基于 Weaver 法的 SSB 调制解调算法 |
| 2.2.1 Weaver 调制 |
| 2.2.2 IWA 解调算法 |
| 2.3 传输 E/M 信令算法的研究与实现 |
| 2.3.1 E/M 信令概述 |
| 2.3.2 移频键控(FSK)的调制解调原理与实现 |
| 2.4 其他关键技术的研究与实现 |
| 2.4.1 压扩器和限幅器的软件实现 |
| 2.4.2 自动电平控制 |
| 第三章 电力载波通信系统的软硬件实现 |
| 3.1 SSB 电力载波系统总体框架 |
| 3.2 TIMS320C6000 系列 DSP 概述 |
| 3.2.1 DSP 介绍 |
| 3.2.2 TMS320C6416T 的结构与性能 |
| 3.2.3 C6416T 片内外设 |
| 3.3 系统软件设计与实现 |
| 3.3.1 系统调制解调模块总体框架 |
| 3.3.2 DSP 软件程序的流程 |
| 3.4 DSP 软件的引导启动设计 |
| 3.4.1 并行 FLASH 引导启动 |
| 3.4.2 文件格式转换及固化 |
| 第四章 数字复接器的设计与研究 |
| 4.1 数字复接系统概述 |
| 4.2 数字复接系统的结构 |
| 4.3 V.34 协议建议的高速 Modem 技术 |
| 4.3.1 V.34 协议概述 |
| 4.3.2 V.34 建议的高比特率数据传输技术 |
| 4.4 V.34 Modem 专用芯片介绍 |
| 第五章 基于 DSP 的数字电力载波系统测试 |
| 5.1 测试标准 |
| 5.2 测试条件及方法 |
| 5.3 测试结果 |
| 第六章 结束语 |
| 致谢 |
| 参考文献 |
| 作者在攻读硕士期间完成的工作 |
（7）多速率无损伤切换数字复分接器的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 选题背景 |
| 1.2 数字复分接器功能介绍 |
| 1.3 本文的主要工作 |
| 第二章 数字复接基本原理与关键技术 |
| 2.1 数字通信的基本概念 |
| 2.1.1 数字通信系统的组成 |
| 2.1.2 数字通信系统的特点 |
| 2.1.3 数字通信的发展概况及趋势 |
| 2.1.4 数字通信系统的主要性能指标 |
| 2.2 数字复接的基本原理 |
| 2.2.1 数字复接技术的发展 |
| 2.2.2 数字复接系统的组成 |
| 2.2.3 数字复接系列标准 |
| 2.2.4 数字复接的方式 |
| 2.2.5 数字复接的方法 |
| 2.3 帧同步技术与帧结构 |
| 2.3.1 帧结构 |
| 2.3.2 帧定位 |
| 2.3.3 同步搜捕方法 |
| 2.3.4 帧定位信号码型 |
| 2.3.5 同步状态保护 |
| 2.3.6 搜捕过程校核 |
| 2.3.7 定位保护参数 |
| 2.4 业务速率变换 |
| 2.5 复分接器辅助功能 |
| 2.6 无损伤切换技术 |
| 2.6.1 无损伤切换 |
| 2.6.2 几种无损伤切换方案 |
| 2.6.3 改进的无损伤切换方案 |
| 第三章 数字复分接器的设计与实现 |
| 3.1 系统指标和功能要求 |
| 3.2 复分接器工作原理 |
| 3.3 实现工具—FPGA介绍 |
| 3.3.1 可编程逻辑器件介绍 |
| 3.3.2 FPGA设计流程 |
| 3.3.3 Quartus Ⅱ开发环境 |
| 3.4 多速率帧结构设计 |
| 3.5 纠错交织设计 |
| 3.5.1 RS纠错码介绍 |
| 3.5.2 RS纠错码的实现 |
| 3.5.3 交织 |
| 3.6 无损伤切换设计与实现 |
| 3.6.1 1+1热备份 |
| 3.6.2 无损伤切换 |
| 3.7 勤务及网勤务设计 |
| 3.7.1 勤务的实现 |
| 3.7.2 网勤务的实现 |
| 3.8 网管及对控信道设计 |
| 3.8.1 异步数据接口设计 |
| 3.8.2 异步数据接口扩展功能 |
| 3.8.3 网管及对控功能的实现 |
| 3.9 中继功能 |
| 3.10 业务接口功能 |
| 3.11 信道检测功能 |
| 第四章 硬件设计与性能测试 |
| 4.1 硬件设计 |
| 4.2 复分接器的性能与功能测试 |
| 4.2.1 业务复分接性能测试 |
| 4.2.2 无损伤切换功能测试 |
| 4.3 硬件系统的改进 |
| 第五章 结束语 |
| 5.1 本文所做工作的总结 |
| 5.2 待进一步改进的内容 |
| 致谢 |
| 参考文献 |
| 研究成果 |
（8）基于FPGA的E1/E2准同步数字复接技术的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 引言 |
| 1.2 数字复接技术的发展 |
| 1.3 课题实现手段 |
| 1.4 论文主要工作及结构安排 |
| 2 数字复接技术 |
| 2.1 数字复接与数字复用 |
| 2.1.1 数字复用技术 |
| 2.1.2 数字复接技术的意义 |
| 2.2 数字复接技术的原理 |
| 2.2.1 数字复接速率等级 |
| 2.2.2 数字复接方式 |
| 2.2.3 数字复接的实现方法 |
| 2.3 数字通信系统的主要性能指标 |
| 2.3.1 有效性指标 |
| 2.3.2 可靠性指标 |
| 2.4 E1/E2准同步数字复接系统方案 |
| 2.5 本章小结 |
| 3 正码速调整的设计与实现 |
| 3.1 正码速调整帧结构 |
| 3.2 正码速调整和恢复原理 |
| 3.2.1 正码速调整原理 |
| 3.2.2 正码速恢复原理 |
| 3.2.3 正码速调整损伤 |
| 3.3 正码速调整的FPGA实现 |
| 3.3.1 正码速调整 |
| 3.3.2 正码速恢复 |
| 3.4 本章小结 |
| 4 E1/E2准同步数字复接系统的FPGA实现 |
| 4.1 HDB3编/译码 |
| 4.1.1 HDB3编码 |
| 4.1.2 HDB3译码 |
| 4.1.3 HDB3编/译码整体仿真 |
| 4.2 同步提取 |
| 4.2.1 位同步 |
| 4.2.2 帧同步 |
| 4.3 复接单元 |
| 4.3.1 复接单元电路组成 |
| 4.3.2 复接单元的FPGA实现 |
| 4.4 分接单元 |
| 4.4.1 分接单元电路组成 |
| 4.4.2 分接单元的FPGA实现 |
| 4.5 本章小结 |
| 5 实验与调试 |
| 5.1 模块调试 |
| 5.2 问题与分析 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 全文总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间发表论文 |
（9）基于FPGA的数字复接技术的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 引言 |
| 1.2 数字复接技术的发展 |
| 1.3 FPGA在数字复接技术中的应用 |
| 1.4 论文研究的主要内容及结构安排 |
| 2 数字通信及数字复接技术 |
| 2.1 数字通信理论 |
| 2.1.1 数字通信系统的组成 |
| 2.1.2 数字通信的特点 |
| 2.2 数字通信系统的主要性能指标 |
| 2.2.1 有效性指标 |
| 2.2.2 可靠性指标 |
| 2.3 数字复接原理 |
| 2.3.1 数字复接的基本概念 |
| 2.3.2 数字复接方式 |
| 2.4 数字复接的实现方法 |
| 2.4.1 同步复接 |
| 2.4.2 异步复接 |
| 2.5 本章小结 |
| 3 同步技术 |
| 3.1 位同步 |
| 3.1.1 插入导频法 |
| 3.1.2 数字锁相法 |
| 3.2 帧同步 |
| 3.2.1 间歇式插入法 |
| 3.2.2 连贯式插入法 |
| 3.2.3 帧同步的保护 |
| 3.2.4 帧同步系统的性能指标 |
| 3.3 本章小结 |
| 4 现场可编程门阵列FPGA及开发环境 |
| 4.1 FPGA相关介绍 |
| 4.1.1 FPGA简介 |
| 4.1.2 开发环境 |
| 4.1.3 编程语言 |
| 4.2 系统的硬件环境 |
| 4.3 本章小结 |
| 5 同步数字复接系统的FPGA设计与实现 |
| 5.1 HDB3编/译码 |
| 5.1.1 HDB3编码原理 |
| 5.1.2 HDB3编码设计与实现 |
| 5.1.3 编码波形仿真 |
| 5.1.4 HDB3译码设计与实现 |
| 5.1.5 译码波形仿真 |
| 5.2 位同步时钟提取 |
| 5.2.1 位同步信号提取电路的设计 |
| 5.2.2 位同步仿真 |
| 5.3 帧同步信号提取 |
| 5.3.1 帧同步信号提取电路的设计 |
| 5.3.2 实现与仿真 |
| 5.4 复接系统设计与实现 |
| 5.5 分接系统设计与实现 |
| 5.6 本章小结 |
| 6 系统的调试 |
| 6.1 系统下载 |
| 6.2 系统配置过程 |
| 6.3 问题与分析 |
| 6.4 本章小结 |
| 7 总结与展望 |
| 7.1 全文总结 |
| 7.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间发表论文 |
（10）基于FPGA的同步数字复接系统的设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 复接技术的研究现状 |
| 1.2 本论文所做的主要工作 |
| 第二章 EDA技术概述 |
| 2.1 EDA技术及其发展 |
| 2.1.1 EDA技术的特点 |
| 2.1.2 EDA技术的发展阶段 |
| 2.2 大规模可编程逻辑器件 |
| 2.2.1 可编程逻辑器件介绍 |
| 2.2.2 可编程逻辑器件的特点 |
| 2.2.3 FPGA基本结构 |
| 2.2.4 FPGA发展趋势 |
| 2.3 硬件描述语言 |
| 2.3.1 VHDL语言概述 |
| 2.3.2 基于VHDL语言的自顶向下设计方法 |
| 2.4 Quartus Ⅱ开发环境 |
| 2.4.1 Quartus II开发环境介绍 |
| 2.4.2 Quartus II设计流程 |
| 2.5 实验开发系统 |
| 第三章 数字复接技术原理 |
| 3.1 数字复接技术的发展 |
| 3.2 数字复接系统的组成 |
| 3.3 数字复接系列标准 |
| 3.4 数字复接的方法 |
| 3.5 数字复接的方式 |
| 第四章 同步数字复接系统的FPGA建模与设计 |
| 4.1 数字通信系统的VHDL建模 |
| 4.2 同步数字复接器模块组成 |
| 4.2.1 同步数字复接器各模块工作原理 |
| 4.2.2 同步数字复接系统仿真与验证 |
| 4.3 同步数字分接器模块组成 |
| 4.3.1 同步技术 |
| 4.3.1.1 数字锁相环提取位同步法 |
| 4.3.1.2 连贯式插入帧同步法 |
| 4.3.2 帧同步移位和时序信号恢复 |
| 4.3.3 分路器模块 |
| 4.3.4 同步数字分接系统仿真与验证 |
| 4.4 小结 |
| 第五章 结束语 |
| 参考文献 |
| 发表论文和参加科研情况说明 |
| 附录 同步数字复接器程序 |
| 致谢 |
四、数字复接系统中数据通信软件的设计（论文参考文献）
- [1]多惯组脉冲数据采集系统设计[J]. 梁青青,马超,张志文. 国外电子测量技术, 2019(12)
- [2]多通道CAN数据采集在惯导测试中的实现[D]. 胡鹏. 西安工业大学, 2019(03)
- [3]散射组网中准同步技术的研究及应用[D]. 赵靖远. 中国电子科技集团公司电子科学研究院, 2019(02)
- [4]惯导测试系统多串口高速并行传输装置的研究[D]. 夏为丙. 西安工业大学, 2018(01)
- [5]电力线载波通信系统中复接器的设计与实现[D]. 秦浩. 西安电子科技大学, 2014(10)
- [6]数字复接器及电力载波机的设计与实现[D]. 李洪波. 西安电子科技大学, 2012(04)
- [7]多速率无损伤切换数字复分接器的设计与实现[D]. 马守兴. 西安电子科技大学, 2011(02)
- [8]基于FPGA的E1/E2准同步数字复接技术的研究[D]. 祝媛. 西安理工大学, 2010(11)
- [9]基于FPGA的数字复接技术的研究[D]. 张秀峰. 西安理工大学, 2009(S1)
- [10]基于FPGA的同步数字复接系统的设计[D]. 史伟光. 天津大学, 2008(09)